Marchand balun的問題，透過圖書和論文來找解法和答案更準確安心。 我們查出實價登入價格、格局平面圖和買賣資訊

毫米波寬頻鏡像訊號抑制接收機設計

為了解決Marchand balun的問題，作者何泰廷 這樣論述：

隨著毫米波頻段的發展，在相位陣列(Phase Array)架構的射頻接收機中，混頻器(Mixer)和可變增益放大器(Variable Gain Amplifier)為重要的元件。由於互補式金氧半導體製程(CMOS)的進步，使得CMOS具有低功率消耗、低成本及高整合度的優勢。本論文將使用標準65-nm 1P9M互補式金屬氧化物半導體製程(Standard 65-nm 1P9M CMOS process)，實現28 GHz鏡像訊號抑制降頻器與2-6 GHz可變增益放大器，最後整合兩電路，實現寬頻鏡像訊號抑制接收機。第一個電路為28 GHz鏡像訊號抑制混頻器，為一種降頻器。將RF訊號和LO訊號混和

成IF訊號，使用的技術為I/Q訊號調變(I/Q Modulator)。RF訊號使用威爾京生功率分配器(Wilkinson Power Divider)將訊號分配到I 路徑和Q 路徑降頻器，並且藉由給予兩顆混頻器LO正交訊號和RF訊號，將兩個訊號透過馬相巴倫轉成四相位訊號合成。輸出IF端使用多相位濾波器(Poly Phase Filter)將四相位輸出訊號合成差動訊號。當電晶體閘極偏壓為0.3 V，LO驅動功率為3 dBm時，頻帶為24 ~ 27 GHz，轉換增益(Conversion Gain)範圍為-24 ± 0.3 dB，鏡像拒斥比(Image Rejection Ratio)皆小於-30

dBc。1-dB增益壓縮點之輸入功率〖IP〗_1dB約為-2 dBm。整體功率消耗約為0 mW。整體晶片佈局面積為745μm×770μm(含PAD)和620μm×660μm(不含PAD)。第二個電路為2-6 GHz可變增益放大器，第一級為電壓緩衝放大器(Voltage Buffer)，電路核心使用Inverter Buffer，第二級使用共源級組態(Common Source Mode)。可變方式採用電流控制架構(Current Steering)，透過類比控制技術，使放大器增益可變。當供應電壓V_DD為1.2 V且V_C= 0 V時，增益約為5.29 dB ~ 20.82 dB，可變增益範

圍約有15.53 dB。1-dB增益壓縮點之輸出功率〖OP〗_1dB約為3.8 dBm。整體功率消耗約為43.2 mW。整體晶片面積為665μm×770μm(含PAD)和545μm×595μm(不含PAD)。第三個電路為毫米波寬頻鏡像訊號抑制接收機，由上述兩電路整合實現鏡像訊號抑制接收機。將混頻器混頻後的結果透過可變增益放大器放大，並透過可變技術配合系統產生不同轉換增益，讓此系統有足夠的轉換增益(Conversion Gain)。當電晶體閘極偏壓為0.3 V，LO驅動功率為3 dBm，供應電壓V_DD為1.2 V且V_C= 0 V時，頻帶為23 ~ 29 GHz，轉換增益(Conversion

Gain)範圍為-0.5± 0.5 dB，鏡像拒斥比(Image Rejection Ratio)在此頻段皆小於-30 dBc。1-dB增益壓縮點之輸入功率〖IP〗_1dB約為-1 dBm。整體功率消耗約為43.2 mW。整體晶片面積為1405μm×770μm。

應用於10.5GHz功率放大器及Ku-Band接收機之前端電路設計

為了解決Marchand balun的問題，作者曾詔平 這樣論述：

本論文以X-band、Ku-band系統射頻前端電路為研究主題，設計完成的電路元件有功率放大器和巴倫器及降頻混頻器、升頻混頻器與接收機之前端電路。 研究項目分成六個部份:第一部分為功率放大器，操作頻率為10.5 GHz，使用台積電0.18-μm CMOS製程技術，主要特色為使用電流在利用架構來降低功率消耗並提高增益，有低功率消耗及高增益的優點。經模擬(Post-sim)後得到:輸入反射係數小於-20dB、輸出反射係數小於-20 dB、增益為27.7 dB、輸出功率為11.7 dBm、線性度(IIP3)為2 dBm、消耗功率為144.4 mW以及10.4 %的效率，晶片面積為0.974

x 0.976 mm2。第二部分改良第一部分功率放大器，操作頻率為10.5 GHz，使用台積電0.18-μm CMOS製程技術，在第二與三級負載電路利用中心抽頭對稱電感來減少晶片中的電感面積，經模擬(Post-sim)後得到: 輸入反射係數小於-20 dB、輸出反射係數小於-10 dB、增益為34.8 dB、輸出功率為12.3 dBm、線性度(IIP3)為-5 dBm、消耗功率為120 mW以及14.2 %的效率，晶片面積為0.935 x 0.927 mm2。第三部份為自製馬遜巴倫器, 使用台積0.18-μm CMOS製程技術, 本研究設計了六個巴倫器操作頻率從7 GHz到32 GHz，主要設

計是改變其長度與繞圈數而增加寬頻，由於巴倫器需產生相差180度的差動訊號，因此對於對稱以及輸出端口訊號差值很重要，本設計電路進行模擬與量測比較，最後本設計方式在量測與模擬中均有很好的一致性。第四部分為降頻混頻器，頻率覆蓋範圍從9 GHz到19 GHz，使用台積電0.18-μm CMOS製程技術，電路架構主要使用雙平衡式混頻器架構，主要設計在LO開關級加入自製變壓器增加轉換增益、抑制雜訊。此外在輸入端加上自製巴倫器將訊號由單端轉換成雙端，也可減少匹配電路所需面積。混頻器供應電壓為1 V，經量測(Measurement)後得到:最大轉換增益8.4 dB，線性度(IIP3)為-5~1 dBm，該混頻

器的總直流功耗（包括輸出緩衝器）在 1 V 電源電壓下為 5.01 mW，晶片面積為1.02 x 1.03 mm2。第五部分為升頻混頻器，頻率覆蓋範圍從12 GHz到17 GHz，使用台積電0.18-μm CMOS製程技術。這電路架構主要使用反向放大器架構，使用中心抽頭對稱電感將晶片面積縮小，並利用互感的方式使負載阻抗增加、使得轉換增益大幅提升，最後在輸入端加上自製巴倫器將訊號轉換成雙端，可減少匹配電路面積。混頻器模擬供應電壓為1.1 V，經模擬(Post-sim)後得到:最大轉換增益5 dB，RF-IF、LO-RF、LO-IF隔離度分別為:140 dB、61~70 dB、39~45 dB，線

性度(IIP3)為-2.5~1.25 dBm，消耗功率為3.47 mW，晶片面積為1.05 x 1.09 mm2。第六部分為接收機之前端電路，包含低雜訊放大器、巴倫器、降頻混頻器所組成，頻率覆蓋範圍從10 GHz到14 GHz，使用台積電0.18-μm CMOS製程技術，經模擬(Post-sim)後得到:混頻器模擬供應電壓為1 V，最大轉換增益19.9 dB，雜訊指數為4.4~7 dB， RF-IF、LO-RF、LO-IF隔離度分別為:28~38 dB、65~69 dB、70~95 dB，線性度(IIP3)為 -13~-10 dBm，消耗功率為8.87 mW，晶片面積為1.05 X 0.99

7 mm2。